HDL代碼靜態(tài)分析工具是一款針對Verilog-HDL、VHDL語言，具有自主知識產(chǎn)權(quán)的代碼缺陷檢查管理平臺。 采用了國內(nèi)優(yōu)越的HDL代碼靜態(tài)分析技術(shù)，提供了針對HDL代碼編碼風(fēng)格、可綜合性、可重用性、時鐘復(fù)位以及狀態(tài)機等潛在設(shè)計缺陷的自動化檢測、缺陷跟蹤及管理一站式解決方案。軟件支持包括Do254、GJB、GB、Xilinx、Altera等多種業(yè)內(nèi)主流的HDL編碼規(guī)則集，能有效提高ASIC及FPGA的HDL編碼質(zhì)量，便于RTL簽核，減少昂貴的重新設(shè)計與迭代所產(chǎn)生的經(jīng)濟代價和時間成本。
聯(lián)系我們，試用我們的軟件HDL Designer國產(chǎn)替代。
檢測、監(jiān)控和管理HDL編碼質(zhì)量，有效保障開發(fā)周期HDL代碼質(zhì)量
支持主流HDL語言，適配多種EDA配置文件，降低軟件學(xué)習(xí)成本
支持多個業(yè)內(nèi)主流編碼規(guī)范，滿足各行業(yè)HDL編碼規(guī)范的檢查需求
在HDL代碼編碼早期發(fā)現(xiàn)編碼缺陷，節(jié)省人工審核成本
保障統(tǒng)一的HDL編碼風(fēng)格，提高團隊開發(fā)效率HDL Designer國產(chǎn)替代。
規(guī)則個性化定制服務(wù)，滿足您的定制化需求
24小時本地化團隊技術(shù)支持
簡潔易用的HDL代碼靜態(tài)規(guī)則檢查
提供針對Verilog-HDL/VHDL代碼靜態(tài)檢查功能。采用了基于編碼規(guī)則的HDL代碼靜態(tài)分析技術(shù)，自動檢查并發(fā)現(xiàn)HDL代碼中的缺陷代碼。
內(nèi)置豐富的通用編碼規(guī)則集，支持規(guī)則庫插件化擴展HDL Designer國產(chǎn)替代。
支持包括Do254、Altera、RMM、Xilinx等業(yè)內(nèi)主流的編碼規(guī)則的靜態(tài)檢查，這次創(chuàng)建和配置新的檢查規(guī)則集。軟件靜態(tài)分析引擎基于插件式可擴展架構(gòu)，支持自定義規(guī)則集擴展定制。
HDL代碼靜態(tài)分析工具**定位違規(guī)代碼，協(xié)助缺陷修復(fù)
提供違規(guī)代碼的定位跳轉(zhuǎn)功能，在代碼編輯界面高亮提示違規(guī)代碼指導(dǎo)用戶修復(fù)缺陷代碼
檢查結(jié)果報告一鍵導(dǎo)出
提供基于通用模板的檢查結(jié)果報告意見導(dǎo)出，提供定制化模板支持。
埃登威自動化系統(tǒng)設(shè)備（上海）有限公司
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